L’année précédente une carte basée sur le microcontrôleur 68HC11 de MOTOROLA a été développée dans le cadre de TP d’électronique en 1^ère année de la filière informatique. Cette carte initiale comprend un microcontrôleur 68HC11E1 adressé à des ressources externes RAM / ROM, et dispose d’une liaison série de type RS232 pour la communication de données avec un PC offrant ainsi une multitude de possibilités d’application.

Pour étendre les fonctionnalités de cette carte, il est demandé d’y intégrer une interface Ethernet à l’aide du composant CS8900A de Cirrus Logic se comportant comme un périphérique 8 bits intégrant toutes les couches de protocoles Internet en Hardware, et de modifier quelques aspects de la carte. Puis, après développement et test de la carte, il est convenu de développer les logiciels couplés au noyau Temps Réel uC/OS II afin de permettre un contrôle à distance par Sockets Internet dans un premier temps, puis par le Web dans un deuxième temps.

La partie Hardware constitue la partie la plus difficile à développer étant donné le nombre importants d’étapes avant l’obtention de la carte final.

La carte initiale est articulée autour d’un microcontrôleur 68HC11A8 de MOTOROLA sur lequel est adressé jusqu’à 64K octets ( 16 Bits d’adresse : A0..A15 ) de ressources externes pour le mode étendu du processeur. Parmi ces ressources externes, la RAM de 32K est adressée initialement en $0000, puis pour les 32K octets d’adresses supérieures, un interrupteur permet de sélectionner soit cette RAM ou bien une ROM qui contient le moniteur BUFFALO.

Deux autres interrupteurs permettent de configurer le microcontrôleur dans l’un de ses 4 modes ( Single, Extended, Bootstrap ou Test ).

Le circuit 74HC573 est un latch assurant le démultiplexage du port C du 68HC11 sur lequel les adresses basses (A0..A7 ) et les données 8 Bits y sont véhiculées.

Le MAX232 assure la conversion de signaux polaire 0-5V en bipolaire –12V/+12V.

L’ALTERA permet de faire le décodage d’adresse, et suivant le cas, il génère les signaux de sélection permettant au microcontrôleur d’effectuer ses accès mémoire avec le bon composant.

Quant aux entrées / sorties du microcontrôleur, le port E est un port d’entrée 8 bits ( PE0….PE7 ), et concernant le port A, PA0…PA2 sont des entrées et PA3…PA7 sont des sorties.

Le schéma électrique ne pose pas de problèmes, on retrouve toutes les unités citées dans le paragraphe précédent et dans le schéma de principe.

De plus, il a été ajouté :

Des signaux supplémentaires pour le décodage des adresses et la génération des signaux de contrôle sur les ressources externes.

Une entrée d’interruption sur le 68HC11 pour le fonctionnement du CS8900A en mode MEM.

Sans oublier que suivant le mode de configuration du microcontrôleur on aura les mapping suivants :

Interprétation :

• Lorsque A15 vaut 0 et A14.A13.A12 vaut 111, on accède dans ce cas au chip Ethernet adressé aux adresses $7XXX.
• Lorsque A15 vaut 1, c’est à dire pour les adresses débutant en $8000, ET si MAP vaut 0 c’est la ROMH qui est sélectionnée, sinon si MAP vaut 1, c’est la RAMH qui est sélectionnée.
• Pour le reste des cas avec A15 à 0 et A14.A13.A12 différent de 111, c’est la RAML qui est sélectionnée.

D’ou le tableau suivant :

Ou encore un tableau plus complet:

En posant G = A14.A13.A12, on obtient les équations suivantes pour la sélection des composants:

Et pour un décodage démultiplexé on aura : A = A15*.G + MAP* . A15

B = A15

Les sorties CE ( Chip Enable ) sont les combinaisons des signaux d’adressage, de MAP et de E qui est un signal de synchronisation des échanges de données du 68HC11 en mode étendu.

Les sorties OE ( Ouput Enable ) évitant les problèmes de contention sur le bus de données sont générées à partir des CE et du signal de lecture.

Suivant l’état du signal PA6 ( port A6 du 68HC11 ), ceux sont soient les signaux MEM soient les signaux IO qui sont générés pour les accès en écriture ou en lecture du CS8900A.

Cette simulation suppose E toujours actif et PA toujours à 0 ( c’est-à-dire que le mode IO du CS8900A est enclenché. On voit que pour pouvoir écrire ou lire correctement il faut obligatoirement que les Chips Enable ou les Output Enable soient déclenchés suivant le cas concerné.

Cette logique câblée est programmée dans un MAX7032 de chez ALTERA, voici les correspondances entre les signaux à générer et les pins du circuit ALTERA :

Le chip CS8900A est optimisé dans sa conception pour un câblage sur des bus de type ISA

Concernant notre cas de figure, le CS8900A doit pouvoir fonctionner en mode 8 bits ( adressage des données sur le port C du 68HC11 ), et connecté à bus système qui n’est pas ISA. Il faut donc trier les signaux susceptibles d’interfacer correctement le chip avec le microcontrôleur 68HC11 :

• Les 8 bits de données du chip SD0…SD7 sont reliés au port C du 68HC11.
• SD8…SD15 sont à la masse.( puisqu’on est en données 8 bits )
• Les adresses SA0…SA11 ( adressage jusqu’à 0FFF comprend facilement les 4Ko de données du chip Ethernet ) connectées au bus d’adresse du 68HC11. (voir Packet Page Adresses )
• SA12…SA19 sont à la masse.
• ELCS* à la masse car LA non utilisé.
• EECS, EESK et EED Out non utilisés car pas de ROM.
• EEDI*, CHIPSEL* la masse.
• DMACK* en VCC car pas de DMA.
• CSOUT* non utilisé car pas de ROM de Boot.
• DO+/-, CI+/-, DI+/- non utilisés car l’AUI non utilisé.
• SLEEP à VCC car pas de Hardware Sleep ni Standby.
• RESET actif bas donc nécessité d’un inverseur à l’entrée.
• SBHE* à VCC car pas de transfert sur octet haut.
• IOCHRDY* non utilisé.
• INTRQ0 utilisé pour le mode MEM.
• AEN* sert de chip select du CS8900A. C’est le MAX7032 qui génère ce signal.
• MEMW*, MEMR*, IOR*, IOW* sont les signaux de lecture et d’écriture sur le chip suivant son mode de fonctionnement. C’est le MAX7032 qui génère ces signaux.
• LANLED* et LINKLED* sont reliés à des leds lumineuses.
• XTAL 1,XTAL2 sont les broches pour relier le quartz de 20MHz.
• MEMCS16* et IOCS16* non utilisés car on est en mode 8bits.
• RES connecté à une résistance de 4.99K vers la masse.
• BSTATUS* non utilisé
• TEST* non utilisé car pas de Boundary Scan Test.
• DVDD à 5V numérique
• DVSS à la masse numérique.
• AVDD à 5V analogique.
• AVSS à la masse analogique

Schéma du circuit final avec gros plan sur le chip CS8900A.

Schéma d’ensemble avec le microcontrôleur et toutes ces ressources.

Les 2 schémas qui suivent sont les 2 couches de la carte à une échelle agrandie. On voit la complexité des tracés de piste et malgré les performances du routage automatique, une bonne partie des pistes a du être retravaillée manuellement.

Le routage a été effectué en classe 4, ce qui impose les valeurs théoriques de conception:

Pour des trous métallisés :

• Largeur des pistes : 0.005 inches
• Clearance : 0.008 inches

Coté composant – artwork1 -

Coté cuivre – artwork2 -

Des géométries ont été crées pour les composants suivants : CS8900A, Connecteur RJ45.

Le 68HC11A8 est un plcc52, l’ALTERA est un plcc44 et le transformateur d’isolement est un dip16.

Toutes la partie autour du CS8900A a été routée manuellement selon le manuel d’application AN83 du composant.

Les bus d’adresses ont été routés manuellement pour facilité l’automatique.

Les composants CMS ont été placés sur la partie cuivre, notamment les condensateurs de découplage qui doivent être proches des circuits intégrés.

C1 16 pn-chim_11x5mm c_chim_2 POL_CAPACITOR, 100u

C2 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C3 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C4 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C5 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C6 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C7 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C8 5 pn-1206pol cr1206 POL_CAPACITOR, 1u

C9 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C10 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C11 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C12 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C13 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C14 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C15 5 pn-1206pol cr1206 POL_CAPACITOR, 1u

C16 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C17 5 pn-1206pol cr1206 POL_CAPACITOR, 1u

C18 5 pn-1206pol cr1206 POL_CAPACITOR, 1u

C19 5 pn-1206pol cr1206 POL_CAPACITOR, 1u

C20 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C21 10 pn-CC0805 CC0805 CAPACITOR, 18p

C22 10 pn-CC0805 CC0805 CAPACITOR, 18p

C23 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C24 5 pn-1206pol cr1206 POL_CAPACITOR, 1u

C25 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C26 10 pn-CC0805 CC0805 CAPACITOR, 68p

C27 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C28 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C29 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C30 10 pn-CC0805 CC0805 CAPACITOR, 0.1u

C31 1 PN-CK05BX100K-CK CK05 CAPACITOR, 10p

C32 1 PN-CK05BX100K-CK CK05 CAPACITOR, 10p

D1 20 pn-led_01 LED_3X5.5MM LED

D2 20 pn-led_01 LED_3X5.5MM LED

D4 20 pn-led_01 LED_3X5.5MM LED

D5 20 pn-led_01 LED_3X5.5MM LED

J1 22 pn-plot_02 plk1x240 plot

J2 22 pn-plot_02 plk1x240 plot

J3 18 pn-conn3_01 conn1x3 conn3

J4 19 pn-conn9_01 subd9f_2.54 conn9

J5 17 pn-conn10_02 conn2x5 conn10

J6 18 pn-conn3_01 conn1x3 conn3

J7 18 pn-conn3_01 conn1x3 conn3

J8 17 pn-conn10_02 conn2x5 conn10

J9 18 pn-conn3_01 conn1x3 conn3

J10 12 pn-Connector.map RJ45 Connector

K1 23 pn-poussoir_01 sw_bp12mm poussoir

R1 14 pn-RC0805 CC0805 RESISTOR, 24.3

R2 15 pn-RC1206 cr1206 RESISTOR, 1K

R3 15 pn-RC1206 cr1206 RESISTOR, 4.7K

R4 14 pn-RC0805 CC0805 RESISTOR, 680

R5 15 pn-RC1206 cr1206 RESISTOR, 4.7K

R6 14 pn-RC0805 CC0805 RESISTOR, 680

R7 14 pn-RC0805 CC0805 RESISTOR, 10K

R8 15 pn-RC1206 cr1206 RESISTOR, 10K

R9 15 pn-RC1206 cr1206 RESISTOR, 10K

R10 15 pn-RC1206 cr1206 RESISTOR, 10K

R11 15 pn-RC1206 cr1206 RESISTOR, 4.7K

R12 15 pn-RC1206 cr1206 RESISTOR, 10K

R13 15 pn-RC1206 cr1206 RESISTOR, 4.7K

R14 14 pn-RC0805 CC0805 RESISTOR, 4.99k

R15 15 pn-RC1206 cr1206 RESISTOR, 10MEG

R16 15 pn-RC1206 cr1206 RESISTOR, 100K

R17 15 pn-RC1206 cr1206 RESISTOR, 1K

R18 15 pn-RC1206 cr1206 RESISTOR, 10K

R19 15 pn-RC1206 cr1206 RESISTOR, 10K

R20 15 pn-RC1206 cr1206 RESISTOR, 10K

R21 15 pn-RC1206 cr1206 RESISTOR, 10K

R22 15 pn-RC1206 cr1206 RESISTOR, 10K

R23 15 pn-RC1206 cr1206 RESISTOR, 10K

R24 15 pn-RC1206 cr1206 RESISTOR, 10K

R25 15 pn-RC1206 cr1206 RESISTOR, 10K

R26 14 pn-RC0805 CC0805 RESISTOR, 24.3

R27 15 pn-RC1206 cr1206 RESISTOR, 4.7K

R28 14 pn-RC0805 CC0805 RESISTOR, 100

R29 14 pn-RC0805 CC0805 RESISTOR, 4.7K

R30 15 pn-RC1206 cr1206 RESISTOR, 1K

U1 9 pn-78xx_hor to220h 78xx

U2 21 pn-max232 DIP16_P max232

U3 24 pn-quartz_01 hc18 quartz, 20MHz

U4 2 PN-SN74F04N-DIP DIP14_P 74F04

U5 24 pn-quartz_01 hc18 quartz, 8MHz

U6 3 PN-SN74HC573N-DIP DIP20_P 74HC573

U7 6 pn-27256 DIP28W_P 27256

U8 7 pn-55257 DIP28W_P 55257

U9 7 pn-55257 DIP28W_P 55257

U10 11 pn-CS8900A.map tqfp100 CS8900A

U11 8 pn-68HC11A8.map plcc52 68HC11A8

U12 13 pn-FPGA.map plcc44 FPGA

U13 4 pn-10BASE-T.map DIP16_P 10BASE-T

R 4.99K 1 0805 215-3162

R 680 2 0805 347-9897

R 24.9 2 0805 203-9987

R 100 1 0805 347-9780

R 4.7K 1 0805 348-0005

C 68pF 1 0805 237-6876

R 10K 1 0805

R 10K 12 1206 348-0730

R 4.7K 5 1206 348-0689

R 1K 3 1206 348-0588

R 1M 1 1206 348-0998

R 100K 1 1206 348-0853

Cpol 1uF 6 1206 334-9522

C 18pF 2 0805 237-6797

C 0.1uF 20 0805

C 0.1uF(2kV) 2 CK05

Cpol 100u 1 c_chim_2

Quartz 20Mhz 1 hc18

Quartz 8Mhz 1 hc18

Max7032 LC44-12 1 plcc44

UC 68HC11 A8/E1 1 plcc52

RAM 32k x 8 bits 2 DIP28W_P

ROM 32k x 8 bits 1 DIP28W_P

CS8900A 1 tqfp100

Trsf. Isol. 10Base T 1 DIP16_P

Max232 1 DIP16_P

Régulateur 7805 1 to220h

Inverseur 7404N 1 DIP14_P

Latch 8 bits 74HC573N 1 DIP20_P

Poussoir 1 sw_bp12mm

LED Lum. 3x5.5mm 4 LED_3x5.5MM

Conn Alim. 2 p1k1x240

Interrupteur 4

Conn Série 1 subd9f_2.54

Conn RJ45 1 RJ45

9) Soudure/ Débuggage Hardware :

Commande : Notepad pour composer un fichier source de type :

.ASC (Assembleur 68HC11) ou bien .H et .C (langage C)

Commande : asmhc11.exe cx6811.exe ( Compilation ) .H .C

Résultat : .LST et .S19 .O

Commande : clnk.exe ( linkage ) .LKF

Résultat : .H11 et .MAP

Commande : chex.exe ( conversion ) .H11

Résultat : S_Record .S19

Commande : cobj.exe ( inspection section) .H11

Résultat : écran

Remarque : Pour l’aide sur la commande : > Commande / ?

Utilisation Rapide de PCBUG11 :

• UC. En mode BOOTSTRAP ( modA = 0, modB = 0 ) et faire Reset poussoir avant de lancer PCBUG11.
• Validation des accès aux ressources externes : BF 103C E5 ( Valeur E5 dans le registre 103C )
• Basculer au mode DOS : Taper DOS au prompt ; puis EXIT pour sortir et revenir au display.
• Charger un fichier .s19 : Taper LOADS Nom_du_fichier_sans_l_extension_s19 .
• Vérifier le contenu de la mémoire : MD Adresse_Départ Adresse_Fin. ( Memory Dump ).
• Remplir une case Mémoire : BF Adresse_Départ <Adresse_Fin> Valeur. ( Block Fill ).
• Saut pour exécuter le programme : G Adresse. ( Go ).
• Redémarrage de PCBUG : RESTART. – Ne pas oublier la validation des accès externes si nécessaire ! ! ! -

Utilisation Rapide de BUFFALO:

• UC. En Mode Extended ( modA = 1, modB = 1 ), lancer HYPERTERMINAL puis reset poussoir.
• Télécharger un fichier .s19 : Taper au prompt LOAD T, puis avec le menu >Transfert>Envoyer_fichier_Texte>
• Menu d’aide : HELP.
• Memory Dump : MD Adr1 Adr2.
• Block Fill : BF Adr1 Adr2 Valeur.
• Saut à l’instruction : GO Adresse.

La troisième étape consiste à écrire dans le CS8900A pour vérifier son fonctionnement conforme.

Impressions des premiers "  Débuggages Hards " :

• La partie microcontrôleur a démarré avec succès aussi bien en BootStrap avec PCBUG11 qu’en Extended avec BUFFALO – Validation de la ROM -.
• Les écritures sur les RAM basses et hautes ne posent pas de problèmes. – validation des accès RAM –
• Analyse des signaux vers le CS8900A – validation des signaux vers le CS8900A, décodage d’ensemble correct -
• Précaution pour les accès au CS8900A, les données doivent être stable à chaque requête de lecture ou d’écriture.

Visualisation des signaux de contrôle, bus de données et quartet bas vers le CS8900A avec l’analyseur numérique :

Au reset de la carte, le Dumping de la zone du chip Ethernet CS8900A situé en $7000 donne :

+1 +2 +3 +4 +5 +6 +7 +8 +9 +A +B +C +D +E +F

7000 00 00 00 09 00 00 00 00 00 00 30 63 0E 63 0E

• On essaie ensuite d’écrire dans les registres du CS8900A afin de transmettre un trame quelconque :

Résultat :

• Reset Software Manuel:

Il faut forcer le bit 6 de SelfCTL en 114h. Donc la procédure est:

Immédiatement on retrouve le DUMP en $7300 qui est:

+1 +2 +3 +4 +5 +6 +7 +8 +9 +A +B +C +D +E +F

7000 00 00 00 09 00 00 00 00 00 00 30 63 0E 63 0^E

Fichier CRT.S : Assembleur 68HC11 : kit de démarrage.

; C STARTUP FOR MC68HC11

; Copyright (c) 1995 by COSMIC Software

;

xdef _exit, __stext

xref _main, __memory, __stack

;

switch .bss

__sbss:

switch .text

__stext:

clra ; reset the bss

ldx #__sbss ; start of bss

bra loop ; start loop

zbcl:

staa 0,x ; clear byte

inx ; next byte

loop:

cpx #__memory ; up to the end

bne zbcl ; and loop

lds #__stack ; initialize stack pointer

jsr _main ; execute main

_exit:

bra _exit ; and stay here

;

end

Fichier .LKF : Linkage.

# link command file for test program

# Copyright (c) 1995 by COSMIC Software

#

+seg .text -b 0x2000 -n .text # program start address

+seg .const -a .text # constants follow program

+seg .data -b 0x4000 # data start address bss

crts.o

iotsttx.o # application program

libhc11.o # 68hc11 enserb lib

c:/logiciel/68hc11/cx32/lib/libi.h11 # C library

c:/logiciel/68hc11/cx32/lib/libm.h11 # machine library

+def __memory=@.bss # symbol used by library

+def __stack=0x00ff # stack pointer initial value

Fichier .BAT: Script exécutable.

@echo off

cx6811 -v -e crts.s iotsttx.c

if errorlevel 1 goto bad

:clink

echo.

echo Linking ...

clnk -o iotsttx.h11 -m iotsttx.map iotsttx.lkf

if errorlevel 1 goto bad

:chexa

echo.

echo Converting ...

chex -o iotsttx.s19 iotsttx.h11

if errorlevel 1 goto bad

:cobj

echo.

echo Section size ...

cobj -n iotsttx.h11

if errorlevel 1 goto bad

echo.

echo.

echo OK.

goto sortie

:bad

echo.

echo BAD.

:sortie

Fichier Source .C : Code programme.

#include <stdio.h>

#include <stdlib.h>

#include <io.h>

#define IO_BASE 0x7300

#define PP_POINTER 0x000a

#define PP_DATA 0x000c

#define NO_FRAMES_TO_SEND 1000

#define SIZE_OF_FRAME 100

#define WORD_DATA 0x1234

#define TX_CMD 0x0004

#define TX_LENGTH 0x0006

#define SUCCESS 0

#define FAILURE 1

#define SKIP 0040

main();

void reset();

inport();

outport();

delay();

main()

{

int i,j,receive_frame_size, temp;

/*printf("Debut tests...\n");

*/

/* Initialize the part */

/* Configure RxCTL for Promiscious mode, RxOK */

/*(1) Write 0x0104 to IOBase+0xA (PacketPage Pointer)

(2) Write 0x0180h to IOBase+0xC (PacketPage Data Port)

/* Configure TestCTL (FDX, DisableLT) */

/*(3) Write 0x0118 to IOBase+0xA (PacketPage Pointer)

(4) Write 0x4080 to IOBase+0xC (PacketPage Data Port)

/* Set 10BaseT, SerRxOn, SerTxOn in LineCTL */

/*(5) Write 0x0112 to IOBase+0xA (PacketPage Pointer)

(6) Write 0x00C0 to IOBase+0xC (PacketPage Data Port)

*/

/* printf("Initialisation...");

*/ outport( (IO_BASE + PP_POINTER ), 0x0104 );

outport( (IO_BASE + PP_DATA ), 0x0180 );

outport( (IO_BASE + PP_POINTER ), 0x0118 );

outport( (IO_BASE + PP_DATA ), 0x4080 );

outport( (IO_BASE + PP_POINTER ), 0x0112 );

outport( (IO_BASE + PP_DATA ), 0x00c0 );

/* printf("OK\n");

*/

for (i = 0; i < NO_FRAMES_TO_SEND ; i++)

{

/* Write the TX command */

/*(7) Write 00C0h to IOBase+0x4 (PacketPage Pointer)

/* Write the frame length (XX = number of bytes to TX) */

/*(8) Write 00XXh to IOBase+0x6 (PacketPage Pointer)

/* Read BusST to verify it is set as 0x0118 (Rdy4TxNow is set) */

/*(9) Write 0x0138 to IOBase+0xA (PacketPage Pointer)

(10) Read IOBase+0xC Should read 0x0118

*/

/* printf("Emission trame %d...",i);

*/ outport( (IO_BASE + TX_CMD ), 0x00c0 );

outport( ( IO_BASE + TX_LENGTH ), SIZE_OF_FRAME * 2 ); // bid for bytes

outport( (IO_BASE + PP_POINTER), 0x0138 );

delay(25);

if (inport( ( IO_BASE + PP_DATA ) ) != 0x0118)

{

/* printf("\n\n Bid for transmit failed");

*/ return(FAILURE);

}

/* Copy the TX frame to the on-chip buffer */

/*(11) Write XX/2 words to IOBase+0x0 (TX Data Port) */

for (j = 0; j < SIZE_OF_FRAME; j++)

{

outport( IO_BASE , WORD_DATA );

}

/* printf("OK\n");

*/ }

reset();

/* printf("\n\n Tx Test Complete");

*/ return(SUCCESS);

}

void reset()

{

outport( ( IO_BASE + PP_POINTER ), 0x0114 );

outport( ( IO_BASE + PP_DATA ), 0x0040 );

delay(25);

}

delay(int time)

{

int i;

for(i=0;i<0x1000*time;i++)

;

}

outport(int commande, int data)

{

char datal, datah;

char *ptrl, *ptrh;

datal = data & 0xff;

datah = (data >> 8) & 0xff;

ptrl = (char *)commande;

ptrh = (char *)(commande+1);

*ptrl = datal;

*ptrh = datah;

}

inport(int commande)

{

char datal, datah;

char *ptrl, *ptrh;

int data;

ptrl = (char *)commande;

ptrh = (char *)(commande+1);

datal = *ptrl;

datah = *ptrh;

data = ((datah << 8) + datal)& 0xffff;

return(data);

}

Transmission d’une trame

Avant tout fonctionnement du CS8900A, on effectue une initialisation des registres de contrôle de transmission RxCTL, TestCTL et LineCTL.

Une fois tout ces registres configurés, on écrit dans le registre TxCMD la valeur 0x00C0, ce qui permet la transmission après que tout le bits soient écrit dans le mémoire tampon du CS8900A, on écrit ensuite la longueur de la trame à transmettre dans le registre TxLENGTH dont l’adresse est 0x7306. On configure le registre BusST pour permettre la transmission, et enfin on effectue une série d’écriture sur les registres 0x7300 puis 0x7301 de la trame à transmettre. Une fois finie, le composant effectue la transmission automatique de trame.

NB : la fonction Write(adresse, données) permet d’effectuer une écriture.

Réception d’une trame

Avant tout fonctionnement du CS8900A, on effectue une initialisation des registres de contrôle de transmission RxCTL, TestCTL, LineCTL et BufCFG.

Une fois tout ces registres configurés, on scrute le registre RxEvent indiquant l’état du CS8900A (attente/réception), puis ensuite on lit le statut/longueur_trame/données par une suite de lecture 8bits des registres d’adresses 0x7300 et 0x7301.

NB : RxEventRegister est le contenu du registre RxEvent

La fonction Read(registre, adresse) effectue une lecture du contenu de l’adresse et le stocke dans registre.

La fonction Write(adresse, donnée) effectue une écriture de donnée à l’adresse.

Transmission/Réception en utilisant l’interruption du microcontrôleur 68HC11

Le principe consiste à se mettre dans une première phase dans un mode de transmission pendant lequel le CS8900A envoie une trame dans le réseau Ethernet, puis ensuite une deuxième phase dans un mode de réception. Cette dernière phase est la plus intéressante puisqu’elle fonctionne sous interruption. En effet une fois le CS800A, ayant reçu une trame il envoie un signal d’interruption vers le microcontrôleur pour ainsi exécuter le programme associé au mode de réception.

Le Code source en C :

Exemple de capture de trames avec l’analyseur de réseaux Surveyor

On utilise les fonctions définies précédemment pour effectuer la transmission et la réception de trames.

Mode d’utilisation du noyau :

• Tâche AppStartTask : création de 2 sémaphores binaire, lancement des tâches AppTask1 et AppTask2 bloqués sur sémaphore. Libération de sémaphores un à un pour activer chaque tâche.
• Tâche AppTask1 :bloqué sur le sémaphore binaire sem1. A sa libération par AppStartTask, transmission d’une trame.
• Tâche AppTask2 :bloqué sur le sémaphore binaire sem2. A sa libération par AppStartTask, réception d’une trame.

Programme

Assembler avec asm6811 pour générer un .s19.

Charger dans la RAM avec PCBUG ou BUFFALO.

1^er cas : Sans interruption ni modification de la table de vecteurs.

Avoir les fichiers crts.s, un fichier d’édition des liens .LKF, un script .BAT et le programme .c.

Téléchargement identique avec PCBUG ou BUFFALO.

2^ème cas : Sans interruption mais avec modification de la table des vecteurs.

Avoir les fichiers crts.s, un fichier d’édition des liens .LKF, un script .BAT et le programme .c.

Avoir le fichier table de vecteur VECTOR.c

Téléchargement identique avec PCBUG ou BUFFALO.

Sélection RAMH, mode IO(pas d’entrée d’interruption).

Démarrage avec reset (Hard) en mode étendu.

3^ème cas : Avec interruption et modification de la table des vecteurs.

Avoir les fichiers crts.s, un fichier d’édition des liens .LKF, un script .BAT et le programme .c.

Avoir le fichier table de vecteur VECTOR.c

Téléchargement identique avec PCBUG ou BUFFALO.

Sélection RAMH, Mode MEM.

Démarrage avec reset (Hard) en mode étendu.

Le sujet proposé pour ce projet de fin d’études est des plus intéressant puisqu’il met en application aussi bien le matériel que le logiciel. Par ailleurs, le thème étant d’actualité et le fait de concevoir autour un système autonome nous a permis d’aborder le fameux microcontrôleur 68HC11 et les interfaçages autour de ce processeur. Ce projet nous a permis de réviser nos classiques – Interfaçage, routage, décodage, programmation … - et de découvrir d’autres domaines intéressant – réseaux Ethernet , Temps Réel, soudure de CMS … - , et nous sommes plus que satisfaits de la richesse de ce sujet de projet qui s’adapte merveilleusement bien dans l’optique de notre spécialité qu’est l’informatique industrielle.

D’autant plus que nous sommes parvenus à valider l’interface Ethernet de la carte dans son mode de fonctionnement IO (Transmission/Réception de trames avec ou sans interruption), cependant pour manque de temps, nous n’avons pas pu développer le soft associé à la partie communication WEB, seul un driver bas niveau est disponible. Cette dernière partie logicielle pourra constituer un bon projet pour la nouvelle filière télécommunications.

Généralités :

Microcontrôleur 8 bits de MOTOROLA avec les caractéristiques suivantes :

• Technologies HCMOS
• 8 Ko de ROM
• 512 octets de EEPROM
• 256 octets de RAM
• un Timer 16 bits
• 5 ports d’E / S parallèles : ports A, B, C, D et E.
• 2 accumulateurs 8 bits
• Une liaison série asynchrone SCI ( Serial Communication Interface )
• Une liaison série synchrone SPI ( Serial Peripherical Interface )
• Un CAN 8 bits, 8 entrées multiplexées
• Un circuit d’interruption temps réel
• Circuit oscillant et de Reset externes

Brochage :

Vdd et Vss : Alimentation du circuit.

MOD A et MOD B : Les niveaux sur ces deux broches permettent d’initialiser le mode de fonctionnement du uC.

Selon les modes de fonctionnement, on a les cartographies mémoire suivantes :

PA0…PA7 : Ce sont des lignes de port lorsque le Timer n’est pas utilisé.

PA0…PA2 sont des entrées.

PA3…PA6 sont des sorties.

PA7 configurable en entrée ou en sortie.

PB0…PB7 : Ce sont des sorties lorsque le uC fonctionne en SingleChip.

En Etendu , ces broches véhiculent le poids fort du bus d’adresses ( A8…A15).

IRQ*  : Entrée d’interruptions matérielles masquables.

XIRQ* : Entrée d’interruptions matérielles non masquables.

RESET* : Reset sur un niveau bas du microprocesseur.

E, XTAL et EXTAL : Broches concernant l’horloge.

RxD : Broche de Réception lorsque l’interface SCI est utilisée.

TxD : Broche de Transmission lorsque l’interface SCI est utilisée.

SS* : Lorsque l’interface SPI est utilisée, cette broche permet de sélectionner les esclaves.

VrH et VrL : Entrées de référence de tension ( entre Vdd et Vss ) utilisées par le CAN.

Vrl est le niveau bas de référence.

Vrh est le niveau haut de référence et doit etre de 3V supérieur à Vrl

STRB : En Mode Etendu c’est le signal R/W sur le bus de données.

Généralités :

Le point supérieur gauche du composant réel avec l’angle cassé permet d’orienter le chip.

Brochage :

SA0…SA19 : Bus d’adresse du système pour décodage des accès aux espaces I/O ou Memory.

SD0…SD15 : Bus bidirectionnel de données format 16 bits.

RESET : Broche d’initialisation asynchrone actif sur état HAUT. – maintien minimal de 400ns –

AEN : Entrée Adresse Enable.

MEMR* : Memory Read. Entrée active sur état BAS indique que l’on exécute une opération de lecture.

MEMW* : Memory Write. Entrée active sur état BAS indique que l’on exécute une opération d’écriture.

MEMCS16* : Sortie pour le mode MEM 16bits

REFRESH* : Entrée pour indiquer qu’un cycle de rafraîchissement DRAM est en progression.

Lorsque REFRESH* est BAS, IOR* est ignorée.

Lorsque REFRESH* est BAS, IOW* est ignorée.

SBHE* : Entrée indiquant un transfert sur l’octet fort du bus de données ( SD8…SD15 )

INTRQ0…INTRQ2 : Ces sorties indiquent la présence d’un événement d’interruption.

DMACK0…DMACK2 : Entrée indiquant la reconnaissance par l’hôte de la correspondance de la sortie de

Si le Mode Memory n’est pas utilisé, CHIPSEL* doit être tirée BAS.

CHIPSEL* est ignorée en mode I/O et DMA du CS8900A.

EESK : Horloge Série utilisée pour les transferts de données vers l’EEPROM.

EECS : Sortie pour sélectionner l’EEPROM

Permet également de sonder la présence de l’EEPROM.

ELCS* : Signal bidirectionnel pour configurer un décodeur logique d’adresse externe latchable.

Si le LA n’est pas utilisé, ELCS* doit être tiré vers BAS.

EEDataOut : Sortie série pour l’envoie de données vers l’EEPROM, connectée à la broche DI de l’EEPROM.

Si TEST* est BAS, elle devient la sortie pour le Boundary Scan Test.

CI+, CI- : Paire différentielle d’entrée connectée à la paire de collision de l’AUI.

XTAL1…XTAL2 : Pour connexion d’un quartz de fréquence 20MHz.

LINKLED* ou HC0* : Sortie pour la détection d’impulsions de connexion valide.

BSTATUS* ou HC1* : Sortie indiquant une activité sur le bus ISA.

LANLED* : Sortie indiquant l’arrivée, la transmission de paquets pour une collision.

TEST* : Entrée utilisée pour mettre le CS8900A en mode Boundary Scan Test.

Pour une utilisation normale, cette pin est laissée HAUT.

RES : Cette entrée est reliée à une résistance de 4.99K +/- 1% pour

DVDD1…DVDD4 : Fournit le 5V +/- 5% aux circuits numériques du CS8900A.

DVSS1…DVSS4 : Masses numériques.

AVDD1…AVDD3 : Fournit le 5V +/- 5% aux circuits analogiques du CS8900A.

AVSS0…AVSS4 : Masses analogiques.

Remarques :

Pas de mode d’interruption en 8 bits, donc un Polling s’impose.

Pas d’EEPROM connectable dans ce mode.

Contraintes Temporelles :

Les FPGA (Field Programmable Gate Array) sont des circuits programmables pouvant réaliser des fonctions logiques combinatoires ou séquencielles. On distingue deux types de FPGA, d’abord les FPGA à SRAM puis les FPGA à anti-fusibles.

Dans notre projet, on utilise un composant de chez ALTERA et qui est de type anti-fusibles, mais cela n’empêche pas de parler des FPGA à SRAM.

FPGA à SRAM

Ce type de FPGA a été tout d’abord développé par la firme XILINX et commercialisés pour la première fois en 1984.

Ces composants sont reprogrammables indéfiniment, en effet ils présentent des matrices de mémoires RAM qui sont accessibles en lecture et en écriture mais à chaque coupure de courant le circuit perd tout les informations. Pour remédier à ce problème on peut mettre en série une mémoire PROM qui permettra de charger notre programme à chaque utilisation.

Ces FPGA ont une architecture LCA, où on retrouve la puce des blocs logiques ceinturés par des blocs d’entrées/sorties programmables. D’autre part, il existe dans les FPGA

des matrices de lignes d’interconnexions qui courent horizontalement et verticalement entre les divers CLB (Configurable Logic Bloc). Ces lignes d’interconnexions sont effectués par des transistors de types MOS dont l’état est contrôlé par des cellules de mémoire vive ou RAM.

Les interconnexions à usage général consistent en une grille de cinq segments métalliques verticaux et de cinq segments métalliques horizontaux placés entre les rangées et les colonnes de CLB et d’IOB. Chaque segment fait la hauteur ou la largeur d’un bloc logique.

Les interconnexions directes dont le principes est visible figure, permettent l’établissement de liaisons entre les CLB et les IOB avec un maximum d’efficacité en terme de vitesse et d’occupation de la puce. Elles résultent du fait que, en raison de la géométrie des

cellules, il est possible de relier directement certaines entrées de l’une aux sorties de l’autre sans faire appel aux autres ressources d’interconnexions. Les liaisons qui peuvent être établies de cette façon sont les suivante :

-pour chaque CLB, la sortie X peut être reliée directement à l’entrée B du CLB situé immédiatement sur sa droite et à l’entrée C du CLB situé sur sa gauche. La sortie Y quant à elle peut être reliée directement de la même façon à l’entrée D du CLB du dessus ou à l’entrée A du CLB de dessous ;

-pour chaque CLB adjacent à une IOB, les connexions directes sont possibles tour à tour avec les entrées I ou les sorties O des IOB selon leur positionnement sur la puce.

Les longues lignes ou long lines sont des moyens d’interconnexions un peu différents de ce que nous venons de voir en ce sens qu’elles ne passent par les matrices de commutations. Ce sont des lignes métalliques qui traversent la puce de part en part de haut en bas et de droite à gauche. Elles sont utilisées en priorité lorsque des signaux doivent être transmis avec un minimum de retard entre différents éléments afin d’assurer un synchronisme d’action aussi parfait que possible.

FPGA à Anti-Fusibles

Ces circuits sont encore plus récents et visent à optimiser l’utilisation des ressources placés dans une puces par une extension des possibilités d’interconnexions entre les différents blocs logiques. Cependant ce type de FPGA présente le désavantage d’être programmable qu’une seule fois comme les PROM, ceci est en accord avec la technologies anti-fusibles qui physiquement occupe très peu de place sur la puce

Ce type de FPGA a une architecture similaire à celles des LCA, à part qu’entre les cellules du FPGA, il existe un certain nombre de segments métalliques, isolés les uns des autres par les anti-fusibles vierges situés à leurs points d’intersection. En outre, sur une longueur de puce, qu’elle soit horizontale ou verticale, ces segments métalliques sont régulièrement

interrompus par des transistors MOS qu’il est possible de rendre conducteurs ou non. De ce fait une grande souplesse d’interconnexions est permise, surtout en raison du nombre très élevé d’anti-fusibles placés sur la puce.

Conclusion

Les FPGA ont connu de nos jours de forts développements, voir qu’ils sont devenus de vrai concurrents des ASIC (Application Specific Integrated Circuit) puisqu’ils fonctionnent dorénavant à des fréquences de l’ordre de la centaine de MegaHertz et peuvent intégrer une un nombre de porte qui avoisine le million de portes. Cependant leur prix présente encore obstacle et promet encore de beaux jours pour les ASIC.

Brochage du MAX7032 :

Introduction

La liaison série RS232 est utilisée pour la communication de deux appareils, en général un ordinateur et un périphérique, pour cela elle utilise pour la transmission des signaux en +/-12 Volts :

Les trames

La transmission peut prendre plusieurs format (7 ou 8 bits) avec ou sans contrôle de parité ; une trame commence par 1 bit de start (0 logique) et se termine par 1 ou 2 bits de stop (1 logique).

RS232 8,n,2 : 8 bits de données, pas de parité, 2 bits de stop

RS232 8,p,1 : 8 bits de données, avec parité, 1 bit de stop

(Parité paire : Par. = 1 si D(7:0) a un nombre pair de "1").

A l'origine, tous les compatibles PC possèdent 2 ports séries: COM1 et COM2. L'un d'entre eux se présente sous la forme d'une prise DB9 mâle et le deuxième, sous la forme d'une DB25 mâle.

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La communication série nécessite trois fils au minimum: une masse pour référencer les signaux, un fil émetteur et un fil récepteur. Notre liaison série est en effet full-duplex, c'est à dire que l'on peut émettre et recevoir en même temps (comme le téléphone par exemple).

La différence principale entre le port parallèle et le port série est que les informations ne sont pas transmises simultanément sur des fils séparés (D0 à D7) mais les unes après les autres sur un même fil. Cela amène une économie de câble (un fil au lieu de 8) mais un montage décodeur devient nécessaire pour retransformer les données sérialisées.

L’exemple ci-dessous montre comment l'octet 10110101 est transformé pour être transmis sur un seul fil. Vous voyez qu'en plus de l'information utile (10110101) se greffent d'autres bits comme le bit de start. Ces bits sont utiles pour la synchronisation de l'émetteur et du récepteur.

LSB 1011010 en série MSB

En effet, la liaison série est totalement asynchrone. Aucune horloge n'est transmise. Il faut donc se mettre d'accord sur la vitesse de transfert des bits et rajouter des bits de synchronisation.

Voici un petit résumé des différents paramètres rentrant en jeu lors d'une communication série:

On ne peut réussir une transmission qu'à partir du moment où l'émetteur et le récepteur se sont entendu sur la vitesse, le nombre de bit de stop, la longueur du mot et la parité. A ce niveau là, savoir à quel voltage correspond un état haut n'a aucune importance.

D'une manière générale, la parité est toujours présente car elle permet de détecter la plus grande partie des erreurs de transmission.

En général les cartes ont une logique qui fonctionne en 0/5Volts. Ainsi avant la transmission il faut faire une translation des niveaux vers (-12V/+12V), pour cela on utilise le composant MAX232.(figure çi-dessous)

Brochages des autres circuits intégrés intervenant dans la carte:

Cet OS est Préemptif et déterministe puisque toutes les fonctions et services du OS ont une durée d’exécution déterminée.

Le scheduler ou l’ordonnanceur est le chef d’orchestre d’un système temps réel. Son importance est d’autant plus grande qu’il est invoqué au moins à chaque fois qu’une modification intervient sur l’ensemble des tâches actives.

L’ordonnaceur des processus consiste à effectuer le choix d’un processus parmi N processus éligibles et de lui allouer le processeur. Le processus concerné est dit processus élu. L’ordonnanceur a deux rôles essentiels :

Le principe du fonctionnement de l’ordonnanceur est présenté sur la figure çi-dessus.

A toute ordonnanceur est associé une technique de gestion des différentes tâches du système repérée par l’algorithme de choix. Ce dernier respecte généralement nombre de contraintes :

Une tâche est fonction du temps, elle peut être créé, exécuté ou encore détruite. elles ont la possibilité de communiquer entre elles grâces aux sémaphores, les boîtes aux lettres et aux files d’attentes.

Un périphérique peut communiquer avec une tâches grâce aux ISR (Interrupt Service Routine).

Le temps réel

Une des caractéristiques du temps réel est qu’il permet d’assurer un certain déterminisme entre deux utilisations successives d’un processeur par un processus. Il serait inacceptable pour un processus ayant encore besoin de temps machine après l’expiration de son quantum de temps, de disposer à nouveau du processeur après un délai incompatible avec le traitement qu’il a à effectuer.

La prise en compte de ce type de contraintes conduit à associer une priorité au processus. La file d’attente des processus éligibles est alors triée par ordre de priorité croissante ou décroissante et le processus de plus forte priorité est élu. Ainsi un processus pourra s’assurer de la disponibilité du processeur tant qu’aucun processus de priorité supérieur ne le réclamera.

Généralement, les tâches les plus prioritaires sont associées aux traitements de défauts du système (panne, reconfiguration, alarme, etc..). Ensuite sont considérées les tâches associées aux événements matériels tels que les exceptions ou les interruptions. Enfin restent les tâches associées à la gestion des périphériques (tâches de service) et les tâches "utilisateur". Parmi ces dernières une plus forte priorité est généralement associé aux tâches les plus courtes. Par ailleurs, une règles de base selon cette approche est de minimiser les temps de traitements des tâches les plus prioritaires.

A la notion de priorité est attachée celle de rang de processus. Le seul aspect important est généralement la priorité relative des processus et non leur priorité absolue. Exécuter deux processus P1 et P2 de priorités 10 puis les exécuter de nouveau avec des priorités 100 conduit au même fonctionnement (si ces processus sont les seuls existant sur le système). Deux grandes méthodes sont universellement employées en environnement temps réel pour le partage du temps CPU entre processus :

Avant-propos

Au début des années 70, la société Xerox travaillait sur les systèmes bureautiques ouvert et des embryons de réseaux locaux. Elle conçut une version expérimentale d’Ethernet fonctionnant à 3 Mbits/s sur du câble coaxial de 75 Ohms et pouvant couvrir jusqu'à un kilomètre.

Ethernet aujourd’hui domine le marché réseau local, sa diffusion couvre plusieurs dizaines de millions de personnes et il évolue encore pour répondre aux nouvelles exigences de l’informatique moderne.

La popularité d’Ethernet est due à l’universalité de ces interfaces et à son faible coût. Ces deux atout sont renforcés par les technologies complémentaires qui permettent à Ethernet de démultiplier ses performances, telles que 100Base-T, 100VG-AnyLAN, IsaEthernet, la commutation dynamique de paquets, le full duplex et les Wireless LAN.

Introduction

Ethernet est un réseau à diffusion en bus avec un contrôle décentralisé et qui fonctionne à 10 ou 100 Mbits/s. Les machines connectées sur Ethernet peuvent transmettre lorsqu’elles le désirent, si deux paquets (ou plus) entre en collision, chaque machine attend un temps aléatoire et re-émet son paquet.

Principes

La structure doit être linéaire. Il n'est donc pas permis d'y ajouter des machines déjà reliées entre-elles et de créer ainsi un embranchement. Le résultat est non prévisible. Il se peut que tout fonctionne correctement pour ces machines mais que des problèmes apparaissent sur le reste du câble.

Lorsqu'une machine émet, le signal parcourt tout le câble puis est absorbé par les terminateurs. La machine à qui il est adressé le lit lorsqu'il passe.

Types de câblage Ethernet

Types de codage

Iil y a deux types possible de codage :

La trame Ethernet

Chaque trame contient deux champs d’adresses, Adresse de destination et Adresse source. La norme définit des adresses sur 2 ou 6 octets (16 ou 48 bits) mais pour les systèmes de types bande de base à 10 Mbits/s, elle spécifie uniquement des adresses sur 6 octets. Le bit de poids fort du champ Adresse de destination précise s’il s’agit d’une adresse individuelle, 0, ou d’une adresse de groupe, 1. une adresse de groupe permet à plusieurs stations de reconnaître une même adresse. Lorsqu’une trame est transmise avec une adresse de groupe, toutes les stations appartenant au groupe la reçoivent. Ce type de transmission est appelé transmission multi-destinataire (multicast). Si l’adresse de destination ne comporte que des 1, la transmission est générale, il s’agit d’une diffusion (broadcast). Une trame transmise en diffusion est délivrée à toute les stations du réseau. Une autre caractéristique intéressante de l’adressage est le bit 46 du champ Adresse de destination. Il permet de distinguer des adresses locales et des adresses globales. Les adresses locales sont attribuées par l’administrateur du réseau et n’ont de signification que pour le réseau local concerné. En revanche, les adresses globales sont attribuées par l’IEEE et permettent à toutes les stations de disposer d’une adresse absolument unique au niveau mondial.

Le champ longueur définit le nombre d’octets dans le champ Données (entre 0 et 1500 octets).

Le dernier champ est le champ Total de contrôle ; il contient quatre octets et permet d’effectuer un contrôle d’erreur de transmission.

Sites Internet :

http://www.enseirb.fr/~kadionik

http://www.cirrus.com

http://www.motorola.com

http://www.altera.com

http://www.xilinx.com

ftp://ftp.cirrus.com